接口宏

DDR接口

从低中速传输带宽到高速传输带宽和低功耗,本公司提供各种工艺的多样的DDR接口宏。另外,依托采用Chip-Package-Board协调设计的设计支持,我们也提供追求信号质量和成本优化的开发支持服务。

[DDR接口结构图]

[DDR接口结构图]

DDR接口宏

高速/高带宽:DDR5/DDR4/DDR3

低功耗:LPDDR5/4X/4/3/2/DDR3L

遵守DFI(所有宏)

基于PHY功能(Training功能),与许多不同的DRAM配置和PKG选项兼容,如Fly-by、PoP和DIMM。

支持DDR接口设计(Chip-Package-Board协调设计)

时序验证:验证包括LSI I/O ~ DRAM间延迟的DDR-IF整个系列的时序

电源完整性:作为电源阻抗设计的一部分,优化寄生电感、共振频率和电源(PKG、PCB)阻抗

信号完整性:优化驱动器强度、终端电阻和互连网络拓扑结构

总线切换验证:优化了总线读写时序

[LPDDR4 3733 DQ波形]

[LPDDR4 3733 DQ波形]

[总线切换波形]

[总线切换波形]

内存控制器

Socionext为系统优化提供了各种内存解决方案。我们还提供关于内存系统(包括内存通道和系统总线等)的咨询服务,以最大限度地提高SoC性能。

内存控制器IP

提高DRAM使用率的控制器

QoS-判优器IP

高性能的多功能QoS-判优器

总线IP

独创低功耗、高布局灵活性总线

监测IP

实时显示内存系统性能

监控性能(带宽、延迟),提供调谐参数环境

内存控制器

MIPI接口

用于搭建与高速、高分辨率的CMOS图像传感器相连的相机及显示器系统的高速接口。提供可实现高度影像表现力的解决方案。

MIPI C/D-PHY宏

传输速度 C-PHY 3.5Gsps(8Gbps) @ 1lane

传输速度 D-PHY 4.5Gbps @ 1lane

C-PHY Rx接收容限测试波形

C-PHY Rx接收容限测试波形

PCI Express接口

随着近些年CPU处理能力的飞跃性提高和对大容量数据传输需求的增加,以现有的总线实现用户期待的系统性能已变得非常困难。而Socionext使用的PCI Express接口的数据传输速率数高达数百兆字节,能够很好地解决此类问题。本公司的PCI Express宏最高可支持8GT/s(Gen3),通过了PCI-SIG主持的PCI Express标准的合规测试,并且已确认了与多数PCI Express接口的互联性和可靠性。

PCI Express PHY宏

遵循PCI Express Base Specification rev.5.0

遵循CXL 2.0

传输速度:每条通道高达32Gbps

支持X1、X2或X4通道

遵循PIPE协议,可与标准LINK接口连接

支持客户系统开发的内置功能
-用于验证接收状态的内置位误码检测器
-强大的自适应均衡器功能,轻松实现最佳性能
-用于验证传输条件的片上监控系统

PCI Express Gen5评估环境

[PCI Express Gen5评估环境]

PCI Express Gen5输出波形@32Gbps

[PCI Express Gen5输出波形@32Gbps]

1G-56Gbps SerDes接口

每个通道具备1 Gbps至56.4 Gbps的传输性能,通过组成多个通道,本公司可以提供用于构建100G/200G/400G的光纤网络和100G 以太网系统的高性能SerDes宏。
通过内置低抖动的高性能PLL,可实现每个通道最大28 Gbps(PAM4 56Gbps)的强大的传输功能。支持OIF-CEI-11G-SR、OIF-CEI-28G-SR、OIF-CEI-28G-VSR、OIF-CEI-56G-VSR、IEEE802.3ba CAUI、IEEE802.3bm CAUI4和XFI等各种规格。

x1, x2, x4通道构成

由发射器/接收器/PLL组成,一个宏可进行双向通信

每个宏的速度高达225.6Gbps(单向,x4构成时)

支持每个通道的断电控制

支持宏整体断电控制

在每个接收通道实现时钟-数据恢复

支持发射器均衡

支持接收器均衡

发射器/接收器内置终端电阻

有机倒装芯片封装
(0.8 mm/1.0 mm球距,HDBU封装)

1G-56Gbps SerDes接口
1G-56Gbps SerDes接口