フロントエンドデザイン

当社では、お客様へ標準のEDAツールによる開発環境と設計効率化のためのフロントエンドデザインキットを提供しています。独自に最適化された、当社のフロントエンドデザインキットは、高性能・小チップサイズ・低電力なお客様のLSI開発を短期間で実現します。

ハンドオフEDA ツール

RTL Style Check SpyGlass Lint
Functional Verification VCS, Xcelium, Questa
Power Aware Simulation VCS NLP, Xcelium, Questa
Logic Synthesis Design Compiler NXT, Genus Synthesis Solution
Equivalence Check Formality, Conformal LEC (Smart LEC)
Netlist Check SpyGlass Lint
Pre-DFT check SpyGlass DFT

インプリメント EDA ツール

Logic Synthesis Fusion Compiler, Design Compiler NXT, Genus Synthesis Solution
Equivalence Check Formality, Conformal LEC (Smart LEC)
JTAG, Memory BIST tessent
SCAN DFTMAX, tessent
ATPG TetraMAX, tessent
Netlist Check SpyGlass Lint
Multi Voltage Verification VC LP, Conformal LP
Verilog Simulation VCS, Xcelium
Place and Route Fusion Compiler, IC Compiler II, Innovus
Layout Parasitic Estraction StarRC, Quantus
Timing Analysis PrimeTime, Tempus
Power Analysis PrimePower, Voltus
Power Integrity RedHawk, Voltus
Physical Verification IC Validator

設計仕様インタフェース

SoC設計は、論理設計データのRTLやNetlist以外にも、クロック周波数などのタイミング仕様を記述したSDC、パワーゲーティング設計や多電源・多電圧設計などの電源仕様を記載したCPF/UPFなどのPower Intentが必要です。当社は、SDCやPower Intentの独自形式インタフェースファイルを提供しており、各仕様の記述やレビューの効率化と、ハンドオフされたRTL・電源仕様・タイミング仕様の整合性・レイアウト親和性を素早く検証することを可能にします。

設計仕様インタフェース

物理考慮論理合成

テクノロジーの微細化に伴い、レイアウトを考慮した論理設計を行うことが、SoC設計の効率化、面積やタイミングの最適化に重要となってきています。このため、当社では実際のレイアウトを考慮して最適化を行う、物理考慮合成を取り入れています。このような論理設計とレイアウト設計の協調により、高機能なSoCを効率的に設計します。

物理考慮論理合成