ホーム

製品・サービス

カスタムSoC（ASIC）

デザイン技術

フロントエンドデザイン

当社では、お客様へ標準のEDAツールによる開発環境と設計効率化のためのフロントエンドデザインキットを提供しています。独自に最適化された、当社のフロントエンドデザインキットは、高性能・小チップサイズ・低電力なお客様のLSI開発を短期間で実現します。

[フロントエンドデザインキット(サポートEDAツール)]

高位合成		Catapult＊3, C-to-Silicon Compiler＊1, Stratus＊1
RTL スタイルチェック		SpyGlass＊2
機能検証	Verilog-HDL	Incisive Enterprise Simulator＊1, Questa＊3, VCS-MX,VCS＊2
	VHDL	Incisive Enterprise Simulator＊1, Questa＊3, VCS-MX＊2
	CPF/UPF	Incisive Enterprise Simulator-XL＊1, Questa＊3, VCS-NLP＊2
論理合成		Design Compiler＊2, Encounter RTL Compiler＊1, Genus Synthesis Solution＊1
等価性検証		Encounter Conformal Equivalence Checker＊1, Formality＊2
タイミング制約検証		Encounter Conformal Constraint Designer＊1, SpyGlass Constraints＊2
MV検証		Encounter Conformal Lowpower＊1, VC Static Low Power＊2
解析・デバッガー		Verdi＊2
Netlistチェック＊4		SpyGlass＊2
Pre DFTチェック＊4		SpyGlass DFT＊2

^＊1：日本ケイデンス・デザイン・システムズ社
^＊2：日本シノプシス合同会社
^＊3：メンター・グラフィックス・ジャパン株式会社
^＊4：テクノロジにより内製チェッカをご提供します

設計仕様インタフェース

SoC設計は、論理設計データのRTLやNetlist以外にも、クロック周波数などのタイミング仕様を記述したSDC、パワーゲーティング設計や多電源・多電圧設計などの電源仕様を記載したCPF/UPFなどのPower Intentが必要です。当社は、SDCやPower Intentの独自形式インタフェースファイルを提供しており、各仕様の記述やレビューの効率化と、ハンドオフされたRTL・電源仕様・タイミング仕様の整合性・レイアウト親和性を素早く検証することを可能にします。

物理考慮論理合成

テクノロジーの微細化に伴い、レイアウトを考慮した論理設計を行うことが、SoC設計の効率化、面積やタイミングの最適化に重要となってきています。このため、当社では実際のレイアウトを考慮して最適化を行う、物理考慮合成を取り入れています。このような論理設計とレイアウト設計の協調により、高機能なSoCを効率的に設計します。