インタフェースマクロ
DDRインタフェース
低中速転送帯域から高速転送帯域やLow Powerまで、さまざまなDDRインタフェース・マクロを各種テクノロジで提供します。また、Chip–Package–Boardの協調設計による設計支援で品質とコストの最適化を図る開発をサポートします。
[DDRインタフェース構成図]
●DDRインタフェース・マクロ
- 高速/高帯域(高速マクロ)：DDR3/DDR4
- Low Power(低消費電力マクロ)：LPDDR4X/4/3/2DDR3L
- DFI準拠(全マクロ)
- PHY機能(Training機能)により、Fly-by, PoP,DIMMなどの多彩なDRAM配置、パッケージオプションに対応
●DDRインタフェース設計サポート(Chip–Package–Board 協調設計)
- Timing検証：LSI.I/OからDRAM間の遅延を含めたDDR- IF全系のTimingを検証
- Power Integrity：電源 Impedance設計として寄生インダクタンス、共振周波数、電源(PKG, PCB)インピーダンスを最適化
- Signal Integrity：Driver Strength、終端抵抗、配線Topologyの最適化
- バス切替検証：Write/Readバス切替タイミングの最適化
[LPDDR4 3733 DQ波形]
[バス切替波形]
メモリコントローラ
当社は、システムを最適化するための、さまざまなメモリソリューションを提供しています。また、メモリチャネル・システムバスとして、SoC性能を引き出すための、メモリシステムコンサルティングも行っています。
●メモリ・コントローラIP
- 高いDRAM使用率を引き出すコントローラ
●QoS-アービタIP
- 高性能、高機能な多機能QoS-アービタ
●BusIP
- 低消費電力でレイアウトフレキシビリティの高いオリジナルバス
●MonitorIP
- メモリシステム性能をリアルタイムに可視化
- 性能(帯域・Latency)をモニタリングし、パラメータをチューニングする環境を提供します。
MIPIインタフェース
高速・高解像度CMOSイメージセンサーとのカメラおよびディスプレイシステムを構築するための高速インタフェースです。高い映像表現力を実現するソリューションを提供します。
●MIPI D-PHY TXマクロ
最高速度4.5Gbps、小面積の高性能マクロ
- 4Data Lane+1Clock Lane構成
- 伝送速度：80Mbps ～ 4.5Gbps@1lane
- イコライザ機能
- 世界最小クラスの面積を実現
- D-PHY2.0対応
[D-PHY TX出力波形 @4.5Gbps]
PCI Expressインタフェース
近年の飛躍的なCPU処理能力向上と、大容量データ転送ニーズの拡大は、既存のバスでは期待するシステム性能を引き出すことが非常に難しくなってきています。当社のPCI Expressインタフェースは、数百メガバイトのデータ転送が可能になるため、これらの課題を克服します。PCI Expressマクロは、最高8GT/s(Gen3)まで対応しており、PCI-SIGが主催するPCI Express規格のコンプライアンステストをパスし、多数のPCI Expressインタフェースとの相互接続性と信頼性を確認したマクロです。
[PCI Express Gen3 評価環境]
●PCI Express LINKマクロ
- 標準規格PCI Express Base Specification rev.3.0準拠
- レーン数×1/×4/×8をサポート
- DualMode (RootComplex/Endpointを選択可能)
- ユーザ用インタフェースは、AMBA3 I/Fを選択可能
- 内蔵DMAC搭載
●PCI Express PHYマクロ
- 最大ビット転送レート64GT/s
- De-emphasis機能による高速信号伝送を保証
- LINKマクロ・インタフェースは標準規格PIPE3/PIPE4準拠
10G–28Gbps SerDesインタフェース
1チャネル当たり10Gbps〜28Gbpsの伝送性能を有し、複数チャネル構成とすることにより、100G/200G/400GのOptical networkや100G Etherシステムを構築するための高性能SerDesマクロを提供します。低ジッタの高性能PLLを内蔵することにより、1チャネル当たり最大28Gbpsのロバストな伝送を可能としました。OIF-CEI-11G-SR, OIF-CEI-28G-SR, OIF-CEI-28G-VSR, IEEE802.3ba CAUI, IEEE802.3bm CAUI4, XFIなどのさまざまな規格をサポートしています。
●主な特長
- x1, x4レーン構成
- Transmitter/Receier/PLLからなり、1マクロで双方向通信が可能
- 1マクロ当たり最大112.8Gbps(片方向、 x4構成時)
- レーンごとのパワーダウン制御をサポート
- マクロ全体パワーダウン制御をサポート
- Receiver laneごとのClock-Data recoveryを実装
- Transmitter Equalizationをサポート
- Receiver Equalizationをサポート
- Transmitter/Receiverに終端抵抗を内蔵
- オーガニック・フリップチップ・パッケージ(0.8 mm/1.0 mm Ball Pitch, HDBU Package)
