インタフェース・マクロ

DDRインタフェース

低中速転送帯域から高速転送帯域やLow Powerまで、さまざまなDDRインタフェース・マクロを各種テクノロジで提供します。また、Chip–Package–Boardの協調設計による設計支援で品質とコストの最適化を図る開発をサポートします。

[DDRインタフェース構成図]

[DDRインタフェース構成図]

DDRインタフェース・マクロ

高速/高帯域(高速マクロ)：DDR5/DDR4/DDR3

Low Power(低消費電力マクロ)：LPDDR5/4X/4/3/2/DDR3L

DFI準拠(全マクロ)

PHY機能(Training機能)により、Fly-by, PoP,DIMMなどの多彩なDRAM配置、パッケージオプションに対応

DDRインタフェース設計サポート(Chip–Package–Board 協調設計)

Timing検証：LSI.I/OからDRAM間の遅延を含めたDDR- IF全系のTimingを検証

Power Integrity：電源 Impedance設計として寄生インダクタンス、共振周波数、電源(PKG, PCB)インピーダンスを最適化

Signal Integrity：Driver Strength、終端抵抗、配線Topologyの最適化

バス切替検証：Write/Readバス切替タイミングの最適化

[LPDDR4 3733 DQ波形]

[LPDDR4 3733 DQ波形]

[バス切替波形]

[バス切替波形]

メモリコントローラ

当社は、システムを最適化するための、さまざまなメモリソリューションを提供しています。また、メモリチャネル・システムバスとして、SoC性能を引き出すための、メモリシステムコンサルティングも行っています。

メモリ・コントローラIP

高いDRAM使用率を引き出すコントローラ

QoS-アービタIP

高性能、高機能な多機能QoS-アービタ

BusIP

低消費電力でレイアウトフレキシビリティの高いオリジナルバス

MonitorIP

メモリシステム性能をリアルタイムに可視化

性能(帯域・Latency)をモニタリングし、パラメータをチューニングする環境を提供します。

[DDRインタフェース構成図]

MIPIインタフェース

高速・高解像度CMOSイメージセンサーとのカメラおよびディスプレイシステムを構築するための高速インタフェースです。高い映像表現力を実現するソリューションを提供します。

MIPI C/D-PHY マクロ

伝送速度　C-PHY 3.5Gsps(8Gbps) @ 1lane

伝送速度　D-PHY 4.5Gbps @ 1lane

C-PHY Rx 受信耐性試験波形

PCI Expressインタフェース

近年の飛躍的なCPU処理能力向上と大容量データ転送ニーズの拡大に伴い、既存バスでは期待するシステム性能を実現することが非常に難しくなっています。この課題を克服するために、数ギガバイトのデータ転送を可能とする高速インタフェースが、PCI Express技術です。
当社のPCI Express PHY マクロは、最高32GT/s（Gen5）まで対応しており、当社評価環境において、PCI Express 規格のコンプライアンステストをパスすることを確認済です。

PCI Express PHYマクロ

PCI Express Base Specification rev.5.0準拠

CXL2.0準拠

最大転送レート32Gbps/レーン

レーン数×1/×2/×4 をサポート

PIPE対応により一般のLINKと接続可能

カスタマのシステム開発をサポートするための機能を内蔵
- ビットエラーチェッカーを搭載し、受信状況を確認可能
- 強力なアダプティブイコライザ機能を搭載し、容易に最適性能を実現可能
- オンチップアイモニターで、伝送環境の確認可能

PCI Express Gen5 評価環境

[PCI Express Gen3 評価環境]

PCI Express Gen5 出力波形 @32Gbps

[PCI Express Gen3 評価環境]

1G–56Gbps SerDesインタフェース

1レーン当たり1Gbps ～ 56.4Gbpsの伝送性能を有し、複数チャネル構成とすることにより、100G/200G/400Gの Optical networkや100G Etherシステムを構築するための高性能SerDesマクロを提供します。
低ジッタの高性能PLLを内蔵することにより、1レーン当 たり最大28Gbaud(PAM4 56Gbps)のロバストな伝送を可能としました。OIF-CEI-11G-SR, OIF-CEI-28G-SR, OIF-CEI-28G-VSR, OIF-CEI-56G-VSR, IEEE802.3ba CAUI, IEEE802.3bm CAUI4, XFIなどの様々な規格をサポートしています。

x1, x2, x4 レーン構成

Transmitter/Receiver/PLLからなり、1マクロで双方向通信が可能

1マクロ当たり最大225.6Gbps（片方向, x4構成時）

チャネルごとのパワーダウン制御をサポート

マクロ全体パワーダウン制御をサポート

Receiver laneごとのClock-Data Recoveryを実装

Transmitter Equalizationをサポート

Receiver Equalizationをサポート

Transmitter/Receiverに終端抵抗を内蔵

オーガニック・フリップチップパッケージ
（0.8 mm/1.0 mm Ball Pitch, HDBU Package）