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定制化SoC (ASIC)

设计技术

前端设计

前端设计

作为客户的SoC开发环境,本公司将借助标准EDA工具的开发环境和设计高效化的本公司开发工具,以设计套件方式提供给客户,并提供相应的支持。该前端设计套件是本公司独创优化的,可在短时间内实现高性能、小尺寸、低功耗的LSI的开发。

[前端设计套件支持EDA工具]
高位综合 Catapult*3, C-to-Silicon Compiler*1, Stratus*1
RTL 样式检验 SpyGlass*2
功能验证 Verilog-HDL Incisive Enterprise Simulator*1, Questa*3, VCS-MX,VCS*2
VHDL Incisive Enterprise Simulator*1, Questa*3, VCS-MX*2
CPF/UPF Incisive Enterprise Simulator-XL*1, Questa*3, VCS-NLP*2
逻辑综合 Design Compiler*2, Encounter RTL Compiler*1, Genus Synthesis Solution*1
等价验证 Encounter Conformal Equivalence Checker*1, Formality*2
时序制约验证 Encounter Conformal Constraint Designer*1, SpyGlass Constraints*2
MV 验证 Encounter Conformal Lowpower*1, VC Static Low Power*2
解析・调试器 Verdi*2
Netlist检验*4 SpyGlass*2
Pre DFT检验*4 SpyGlass DFT*2

*1:日本Cadence Design Systems公司
*2:日本Synopsys合同会社
*3:Mentor Graphics Japan株式会社
*4:依据不同工艺提供自制的检验工具

设计规格I/F

在SoC设计中,不单需要逻辑设计数据的RTL和Netlist,还需要描述了时钟频率等时序规格的SDC、描述电源门控设计、多电源多电压设计等电源规格的CPU/UPF之类的Power Intent。本公司为上述SDC和Power Intent备有独家形式的I/F档。通过利用这些I/F档,可以提高描述和研讨各种规格的效率,同时也可迅速验证切换了的RTL、电源规格、时序规格的一致性、布局的亲和力等。

物理考虑逻辑综合

随着技术小型化,就提高SoC设计效率和优化面积和时序而言,考虑到布局的逻辑设计日渐变得重要。
因此,本公司采用了物理考虑综合方式,在进行逻辑综合时,考虑实际布局以进行优化。由于协调了逻辑设计和布局设计,本公司能够有效率地设计高性能SoC。

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