前端设计
我们为客户提供使用标准EDA工具的SoC开发环境，以及设计高效化的工具作为设计套件。该前端设计套件是本公司独创优化的，可以实现高性能、小尺寸、低功耗的LSI的开发。
切换EDA工具
| RTL样式检验 | SpyGlass Lint |
|---|---|
| 功能验证 | VCS, Xcelium, Questa |
| 功耗感知仿真 | VCS NLP, Xcelium, Questa |
| 逻辑综合 | Design Compiler NXT, Genus Synthesis Solution |
| 等价验证 | Formality, Conformal LEC (Smart LEC) |
| 网表检验 | SpyGlass Lint |
| Pre-DFT检验 | SpyGlass DFT |
实现EDA工具
| 逻辑综合 | Fusion Compiler, Design Compiler NXT, Genus Synthesis Solution |
|---|---|
| 等价验证 | Formality, Conformal LEC (Smart LEC) |
| JTAG，内存BIST | tessent |
| 扫描 | DFTMAX, tessent |
| ATPG | TetraMAX, tessent |
| 网表检验 | SpyGlass Lint |
| 多电压验证 | VC LP, Conformal LP |
| Verilog仿真 | VCS, Xcelium |
| 配置和布线 | Fusion Compiler, IC Compiler II, Innovus |
| 版图寄生参数提取 | StarRC, Quantus |
| 时序分析 | PrimeTime, Tempus |
| 功耗分析 | PrimePower, Voltus |
| 电源完整性 | RedHawk, Voltus |
| 物理验证 | IC验证器 |
设计规格I/F
在SoC设计中，不单需要逻辑设计数据的RTL和网表，还需要描述了时钟频率等时序规格的SDC、描述电源门控设计、多电源多电压设计等电源规格的CPU/UPF之类的Power Intent。本公司为上述SDC和Power Intent备有独家形式的I/F文档。通过利用这些I/F文档，可以提高描述和研讨各种规格的效率，同时也可迅速验证切换了的RTL、电源规格、时序规格的一致性、布局的亲和力等。
物理考虑逻辑综合
随着技术的进步，就提高SoC设计效率和优化面积和时序而言，考虑到布局的逻辑设计日渐变得重要。因此，本公司采用了物理考虑综合方式，考虑实际布局以进行优化。由于协调了逻辑设计和布局设计，本公司能够有效率地设计高性能SoC。
