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定制化SoC (ASIC)

IP宏

接口、宏

接口、宏

DDR接口

从低中速传输带宽到高速传输带宽和Low Power,本公司提供各种工艺的多样的DDR接口、宏。另外通过使用Chip-Package-Board协调设计的设计支援,我们支持定制化Soc开发。

[DDR接口结构图]
DDR Interface Configuration Diagram

●DDR接口、宏

  • 高速/高带宽(高速宏):DDR3/DDR4
  • Low Power(低功耗宏):LPDDR4X/4/3/2DDR3L
  • 遵守DFI(所有宏)
  • 通过PHY功能(Training功能),支持Fly-by、PoP、DIMM、etc. 多样的DRAM配置、PKG选项

●支持DDR接口设计(Chip–Package–Board 协调设计)

  • Timing验证:验证包括 LSI.I/O ~ DRAM间延迟的DDR- IF整个系列的Timing
  • Power Integrity:作为 电源 Impedance设计优化寄存电感、共振频率、电源(PKG,PCB)阻抗
  • Signal Integrity:Driver Strength、终端电阻、布线Topology的优化
  • 总线切换验证:写入/读取总线切换时机的最优化

[LPDDR4-3733 DQ 波形]
LPDDR4 3733 DQ Waveforms

[总线切换波形]

内存控制器

我们为优化系统提供各种内存的解决方案。另外在内存通道、系统总线方面,进行内存系统的咨询来提升客户的SoC性能。

●内存控制器IP

  • 提高DRAM使用率的控制器

●QoS-判优器IP

  • 高性能、高功能的多功能QoS -判优器

●BusIP

  • 低功耗布局灵活性高的独创总线

●MonitorIP

  • 实时显示内存系统性能
  • 监控性能(带宽、Latency),提供调谐参数环境。

MonitorIP

MIPI 接口

用于搭建与高速、高分辨率的CMOS图像传感器相连的相机及显示器系统的高速接口。提供可实现高度影像表现力的解决方案。

●MIPI D-PHY TX 宏
最高速度4.5Gbps,小面积的高性能宏

  • 4Data Lane+1Clock Lane 结构
  • 传送速度:80Mbps ~ 4.5Gbps@1lane
  • 均衡器功能
  • 实现世界最小级别的面积
  • 支持D-PHY2.0

[D-PHY TX 输出波形@4.5Gbps]

PCI Express接口

随着近些年CPU处理能力的飞跃性提高和大容量数据传送需求的扩大,以现有的总线实现用户期待的系统性能已变得非常困难。为了解决此课题,可传送几百兆字节数据的高速接口采用了PCI Express技术。

我公司的PCI Express 宏是最高可支持8GT/s(Gen3),通过了PCI-SIG 主持的PCI Express 标准的合规测试,并且已确认了与多数PCI Express接口的互联性和可靠性。

[PCI Express Gen3 评估环境]

●PCI Express LINK宏

  • 遵循标准规格PCI Express Base Specification rev.3.0
  • 支持lane 数×1/×4/×8
  • DualMode(RootComplex/Endpoint可选)
  • 用户接口可选择AMBA3 I/F
  • 搭载内置DMAC

●PCI Express PHY宏

  • 最大比特传送率64GT/s
  • 通过De-emphasis功能保证高速信号传输
  • LINK宏接口遵循标准规格PIPE3/PIPE4

10G–28Gbps SerDes接口

每个通道具备10 Gbps〜28 Gbps的传输性能,通过组成多个通道,我公司可以提供用于构建100 G/200 G/400 G的Optical network和100 G Ether系统的高性能SERDES宏。
通过内置低抖动的高性能PLL,可实现每个通道最大28 Gbps的强大的传输功能。支持OIF-CEI-11G-SR, OIF-CEI-28G-SR, OIF-CEI-28GVSR,IEEE802.3ba CAUI, IEEE802.3bm CAUI4, XFI等各种规格。

●特点

  • x1, x4LANE构成
  • 由Transmitter/Receier/PLL组成,一个宏可进行双向通信
  • 每个宏最大112.8 Gbps(单向,x4构成时)
  • 支持每个LANE的断电控制
  • 支持宏整体断电控制
  • 带有各个Receiver lane的Clock-Data recovery
  • 支持Transmitter Equalization
  • 支持Receiver Equalization
  • 在Transmitter/Receiver内置终端电阻
  • 有机倒装芯片封装(0.8 mm/1.0 mm Ball Pitch, HDBU Package)

特点

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